摘要:提出了利用数字信号处理芯片TMS320C6701和EPM7128控制两片FIFO和四片AD9764的接口电路设计，介绍了AD9764的基本功能，重点分析了使多片AD9764和FIFO在TMS320C6701系统中稳定工作的关键技术。

关键词：D/A   AD9764   TMS320C6701   FIFO

正如微处理器在20余年的发展中以运算速度与字长为性能的主要指标一样，数模转换器件也是以速度和精度作为其主攻方向。随着数字集成电路和微电子技术的发展，高速高精度D/A因具有数据更新快、分辨率很高、便于集成等优越性能，使其在雷达、通信、电子对抗等电子系统中应用也越来越广泛。本文介绍了笔者在设计三通道雷达中频信号模拟器过程中，使用TMS320C6701和EPM7128对两片FIFO和AD9764芯片进行控制的电路接口设计方案，研究了实现多片AD9764芯片输出模拟信号相位同步的几项关键技术。

1 TMS320C6701与EPM7128和FIFO的接口电路

本系统选用的数字信号处理芯片（DSP）为TI公司生产的高速浮点TMS320C6701芯片。C6701片内有个并行的处理单元，分为相同的两组，有32个32位通用寄存器，它在6ns周期时间里最多可同时执行8条32位指令，其运算能力可达1G FLOPS；存储器寻址空间为32位，可寻址8/16/32位数据；有4个自加载的DMA传输通道。TMS320C6701是本系统的控制中心，其主要功能是在EPM7128配合下将数据写入FIFO，再由EPM7128控制FIFO读出将数据读出，同时控制AD9764数据的读入，它们之间的接口原理图如图1所示。

二个FIFO的32位的数据总线同时占用DSP数据总线的D0～D31位,DSP的地址总线A2～A21位和WE、RE、/CEX、/OE、/BEX接入EPM7128进行逻辑译码。由于FIFO器件没有片选输入信号，需要利用DSP的控制写信号/AWR、片选信号/CE0和高位地址数据线的第A21～A20位由EPLD进行译码形成WCLK1、WCLK 2写信号和二个/WEN写使能信号替代片选信号，WCLK=/CE+/AWE,/WEN=/CE+/AWE,分别控制二片FIFO器件的写信号/WRE，该控制信号负责FIFO的I/O缓冲寄存器的数据内容的更新，这样就实现了把数据写到不同的FIFO芯片的目的，同时由于FIFO的容量有限（IDT72V845为4K），必然存在满和空的情况，应将FIFO的状态信号/EF、/FF等信号接入EPM7128,EPM7128的一个输出管脚FIFO_INT接入DSP的外部中断源EXT_INTX。另外EPM7128产生的FIFO的读时钟、读使能、输出使能，RCLK、/REN、/OE分别接入FIFO的相应控制端，来控制FIFO数据的读出。

TMS320C6701控制EPLD还产生了二片FIFO需要的触发信号RESET。二片FIFO和四片AD9764的数据更新时钟均来自EPM7128,也就保证了系统同步问题。

另外，利用TMS320C6701的EMIF的同步存储器接口也可以完成与同步FIFO的接口，利用EMIF对SBSRAM的控制接口，完成读写。这是一种非标准的接口设计，只要在FIFO的选型以及接口设计中注意控制时序配合便可以实现，这里不再赘述。

图 1 TMS320C6701与EPM7128和FIFO的电路接口原理框图

2 AD9764的工作原理和应用

2.1 AD9764的原理

本系统选用的高速高精度D/A器件是AD公司生产的AD9764芯片，与TxDACTM系列管脚兼容，14位分辨率，极佳的动态无杂波失真范围和交调失真，差分电流输出：2～20mA,功耗小：5V下为190mW,3V下为45mW,边沿触发锁存。

如图2所示：AD9764的模拟和数字部分具有独立的电源输入（即AVDD和DVDD），它们分别工作在2.7～5.5V的电压范围内。数字部分能工作在125MHz时钟频率上，它包括边沿触发锁存和分段译码逻辑电路。模拟部分包括PMOS电流源、差分开关、1.20V电压基准和一个基准控制放大器。满量程输出电流由基准控制放大器所调整，通过一个外部电阻Rset，并能够在2～20mA间变化，外部电阻与基准控制放大器和电压基准VREFIO相接，由它来设定基准电流IREF,该基准电流应是分段电流源电流的适当倍数。满量程电流IOUTFS是IREF的32倍。AD9764提供了互补电流输出IOUTA和IOUTB

IOUTA=(DAC CODE/16384)IOUTFS

IOUTB=((16383-DAC CODE)/16384)IOUTFS

IOUTFS是基准电流IREF的一个函数，基准电流一般是由基准电压VREFIO和外部电阻RSET所决定的。IOUTFS=32IREF。这两个互补电流输出将直接驱动或通过一个变压器来驱动一个电阻负载。如果需要直流耦合，则IOUTA和IOUTB应直接连接到匹配电阻性负载RLOAD上，这些负载接到模拟公共地ACOM上。RLOAD可能表示从IOUTA和IOUTB看进去的等效负载电阻，出现在IOUTA和IOUTB的节点上的单端电压输出

VOUTA= IOUTA×RLOAD

VOUTB= IOUTB×RLOAD

VOUTA和VOUTB的满量程值应该不超过额定的输出值，以保持失真和线性度性能指标。出现在IOUTA和IOUTB的差分电压VDIFF={(2DAC CODE-16383)/16383}(32RLOAD/RSET)VREFIO此式体现了AD9764差分操作的优点，差分操作将有助于消除与IOUTA和IOUTB相关的共模误差源，比如噪声、失真和直流偏置。其次，与差分码相关的电流和其产生的电压VDIFF是单端电压输出的两倍，为负载提供了两倍信号功率。

如果REFLO与ACOM相连，则采用内部基准，REFIO提供了1.20V的输出。此时必须用0.1μF的陶瓷电容或更大容量的电容接于REFIO和REFLO之间进行去耦。通过把REFLO接到AVDD上可以截止内部基准，而采用外部基准，本设计采用内部基准。AD9764包括一个内部基准放大器，它用于调整DAC的满量程输出电流IOUTFS。IREF以一定比例因子复制到分段电流源，来确定IOUTFS。通过设定IREF为62.5μA和625μA，控制放大器允许IOUTFS在2～20mA范围内有一个10：1的调整跨度，这有助于降低功耗，因为功耗和IOUTF成正比，另外还具有20dB的范围调整外部增益的能力。

基准放大器的小信号带宽是1.4MHZ在COMP1和AVDD之间连接一个外部电容0.1μF可减小基准放大器的小信号带宽。AD9764的失真和噪声性能与它的模拟和数字电源以及满量程电流IOUTFS的稳定度相关，模拟电源工作在5.0V上，保证了内部PMOS电流源和差动开关的最大净空，从而改善了失真性能。数字电源采用3.3V的的电压逻辑电平可以适当减少片内数字噪声。选择20mA的IOUTFS将有最佳的失真和噪声性能。

2.2 AD9764的应用

对于要求最优的直流线性和动态性能的应用，采用差分输出结构，本设计采用电流反馈AD8011差分运放，IOUTA和IOUTB应通过一个I－V运放接到一个虚拟地上。这使得AD9764的输出阻抗被固定，减少了它对线性的影响。IOUTA和IOUTB分别接25欧姆电阻RLOAD，再通过差分运放转换成单端信号。在IOUTA和IOUTB之间接0.1uF电容形成低通滤波的实极点。高速放大器AD8011具有保护AD9764差分性能的能力，DAC的输出实际为一串矩形脉冲，它的宽度为当前转换速率fc的倒数，其频率响应为

                                        (1)式

(1)式中：

A为归一化的DAC输出幅度。

fc为DAC转换速率

fo为DAC重建信号的输出频率

此重建信号在Nyquist频率处相对低频值降低了3.92dB。通常在系统设计时，要采用一个具有反sinx/x特性的滤波器，置于DAC的输出来平滑与校正这一结果。高速数模转换器要考虑印制板上信号线间的耦合干扰，因而印制板上的数字信号线要用电源线或地线屏蔽，数字输入线尽可能和模拟输入线或其他模拟电路引线隔开，IOUTA和IOUTB两个模拟差分线在PCB布线时应长度尽可能相等以避免失配，电源和地管脚之间应当加去耦电容，并尽量靠近管脚。

3 数据地址总线信号

TMS320C6701的数据和地址总线需要与二片FIFO、FLASH、和EPLD相连，为了提高了信号线的驱动能力，在该系统中DSP输出的总线通过TI公司的SN74LVTH162245器件进行驱动后再与这些异步接口的器件相连。

另一个关键问题是由于二片FIFO和其他器件对TMS320C6701数据和地址总线的时分复用带来了另一个潜在的问题：要采用合理的PCB布线拓扑结构才能改善反射现象，菊涟法是较佳的布线法，基本上是没有分支旁路的，相当适合地址线和数据线以及并联终端的布线。星壮法适合用于串联终端的布线，但驱动端必须是低输出阻抗并具有较高的驱动能量，本系统采用星壮法和菊链法。最易受噪声影响的是/WR信号，而且系统中两个FIFO及其它其他元件对其的时分复用，必然使其在PCB布线时产生分叉带来的阻抗不匹配所引起的信号不完整性的问题，为保证其信号质量并增加驱动能力，可以使/WR信号先驱动SN74LVTH162245上四个输入引脚，这样就可以从SN74LVTH162245的四个输出端得到相互隔离后的四路相同信号，然后再加端接匹配电阻，对每路信号进行匹配后接到各自的终端。

4 FIFO和AD9764的操作控制时序

(1)给所有元器件上电后，EPLD发送RESET信号触发二片FIFO芯片，它需要至少保持10个参考时钟周期的高电平,清空二片FIFO；

(2)TMS320C6701在EPM7128的配合下依次给每个FIFO写入新的数据，在/WEN为低时，在WCLK信号的上升沿将数据写入FIFO，EPM7128的输出使能信号/OE为低时，/REN有效，在每个RCLK的上升沿将数据读出；

(3)EPM7128同时也控制AD9764的CLOCK，当FIFO输出数据稳定后，在CLOCK的上升沿后更新DAC输出，把FIFO输出数据缓存到每个AD9764内部的I/O缓存寄存器里中；

(4)每次由EPLD触发统一的外部更新时钟同时把FIFO的数据传送到AD9764的数据锁存器中，使片AD9764输出同步的模拟信号。

５ 结束语

本系统采用DSP和EPLD控制两片FIFO的读写从而实现控制四片AD9764的方法完成的雷达信号模拟器已经在某型号雷达的研制和整机调试过程中得到了应用，结果证明该模拟器输出信号波形同步，具有很高的距离和速度分辨率。

参考文献

1 AD9764 DataSheet.Analog Devices ,Inc.,1999

2 数模转换器应用技术，高光天.北京：科学出版社，2000

3 高速数字电路设计与噪声控制技术，谢金明.北京：电子工业出版社，2003

3 TMS320C6000 Peripherals Reference Guide.Texas Instruments Inc.,1999

4 TMS320C62XX CPU and Instruction Set Reference Guide. Texas Instruments Incorporated, 1999

5 TMS320C6701 FLOATING-POINT DIGITAL SINGAL PROCESSORS. Texas Instruments Incorporated,1999

6 TMS32C6000 Peripherals Reference Guide. Texas Instruments Incorporated, 1999

7 TMS320C6000 EMIF to External FIFO Interface. Texas Instruments Incorporated, 1999